Verilog HDL数字系统设计 pdf 下载 txt 阿里云 lit rtf azw3 免费

本书通过大量完整的实例介绍基于Verilog

HDL进行数字系统设计的基本原理、概念和方法。全书重点关注基于HDL的寄存器传输级(Register Transfer

Level，RTL)数字系统设计，主要内容包括数字电路基础回顾、组合逻辑电路设计、规则时序逻辑电路、有限状态机以及FSMD的设计。本书所有代码兼容Verilog

HDL IEEE1364－2001标准。

尽管本书简单地回顾了数字电路的基本知识，但是如果读者能够掌握数字电路的基本原理和设计方法对于阅读本书将是十分有意义的。本书适合高年级的本科生、研究生以及从事数字电路设计的工程人员使用。

第1章　数字系统设计概述

  1．1　引言

  1．2　ASIC和FPGA

  1．3　数字设计的层次

  1．4　硬件描述语言

  1．5　典型设计流程

  本章　小结

  习题与思考题1

第2章　组合逻辑电路设计回顾

  2．1　数字电路的基本概念

  2．2　布尔代数和逻辑门

  2．3　逻辑函数的化简

  2．4　组合逻辑电路的设计方法

  2．5　若干常用组合逻辑电路

  本章小结

  习题与思考题2

第3章　时序逻辑设计回顾

  3．1　时序逻辑电路

  3．2　基本存储元件

  3．3　时序逻辑电路的分析

  3．4　时序逻辑电路的设计

  3．5　若干常用的时序逻辑电路

  本章小结

  习题与思考题3

第4章　Verilog硬件描述语言

  4．1　引言

  4．2　第1个Verilog HDL实例

  4．3　基本词法规定

  4．4　数据类型

第5章　组合逻辑电路

第6章　基本时序逻辑电路

第7章  同步时序逻辑电路的时序分析

第8章　有限状态机

第9章　数据通道(FSMD)

第10章　FSMD设计实践

第11章　SPI主机接口设计

参考文献

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书籍介绍

《Verilog HDL数字系统设计》由王建民、田晓华、江晓林编著，通过

大量完整的实例介绍基于Verilog HDL进行数字系统设计的基本原理、概念

和方法。全书重点关注基于HDL的寄存器传输级(Register Transfer Level

，RTL)数字系统设计，主要内容包括数字电路基础回顾、组合逻辑电路设计

、规则时序逻辑电路、有限状态机以及FSMD的设计。本书所有代码兼容

Verilog HDL IEEE1364—2001标准。

尽管本书简单地回顾了数字电路的基本知识，但是如果读者能够掌握数

字电路的基本原理和设计方法对于阅读本书将是十分有意义的。本书适合高

年级的本科生、研究生以及从事数字电路设计的工程人员使用。